LAPORAN AKHIR 1

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian Simulasi

4. Prinsip Kerja Rangkaian

5. Video Rangkaian

6. Analisa

7. Link Download

1. Jurnal [Kembali]

2. Alat dan Bahan [Kembali]

1.  IC J-K Flip Flop (74LS112)

Tabel Kebenaran J-K Flip Flop

Kelebihan JK Flip-flop adalah tidak adanya kondisi terlarang atau yang berarti di beri berapapun inputan asalkan terdapat clock maka akan terjadi perubahan pada keluarannya / outputnya. berikut adalah symbol dan tabel kebenaran dari JK Flip-Flop.

      2. Power DC

         3. Switch (SW-SPDT)

         4.  Logicprobe atau LED

3. Rangkaian Simulasi [Kembali]

4. Prinsip Kerja Rangkaian [Kembali]

    Pada rangkaian ini disini kita menggunakan T FLIP FLOP dimana T flip flop ini sendiri memiliki 2 input dengan 1 sumber input yang sama. dan pada rangkaian Asynchronus ini clocknya hanya clock pertama yang terhubung pada clock sedangkan pada T flip flop 2,3,4 clocknya terhubung kepada output sebelumnya . sehingga pada saat di triggerkan akan berganti2an output logic probenya berubah.

5. Video Rangkaian [Kembali]

6. Analisa [Kembali]

    1. Analisa sinyal output yang dikeluarkan masing masing T flip flop? Kenapa flip flop terakhir disebut MSB ?

    Jawab :

                Pada percobaan 1 rangkaian T flipflop memiliki keluaran 4 output dan menggunakan clock falltime, adapun 4 keluaran outputnya yaitu H0,H1,H2,H3. Dimana H0 memiliki keluaran sinyal output yang konsisten dimana letak konsistennya sinyal dengan binary 010101 yang berarti konstan. Pada H1 juga memiliki sinyal ouput yang konstan dengan perbedaan 2 kali waktu output H0 dengan binary 00110011 begitu seterusnya. dan untuk output H2 memiliki sinyal output yang konstan dengan 4 kali waktu dari output H0 dengan binary 00001111 begitu seterusnya. untuk output terakhir H3 waktu keluaran outputnya 8 kali waktu dari output H0 dengan binary 0000000011111111.  dengan flip flop terakhir sebagai MSB dikarenakan bilangan yangbmemiliki pengaruh terbesar yaitu terletak pada kiri barisan bit.

    2. Analisa Kondisi falltime dan risetime pada clock terhadap output pada percobaan yang dilakukan?

        Jawab :

                    Disaat kondisi falltime clocknya output yang dikeluarkan bisa disaat perubahan input trigger dari kondisi logika 1 ke 0 hal ini disebur dengan kondisi falltime. sedangkan untuk kondisi risetime tidak bisa mengeluarkan output karena hanya bisa kondisi falltime  

  

7. Link Download [Kembali]

HTML disini

Video Percobaan Praktikum disini

Datasheet IC 74LS112  disini